爱游戏-Arteris 的片上网络瓦格化创新加速面向人工智能应用的半导体设计

[导读]加利福尼亚州 坎贝尔，2024年10月15日(GLOBE NEWSWIRE)- 致力在加快系统级芯片(SoC)建立的领先的系统IP供给商Arteris, Inc.(纳斯达克股票代码: AIP)，本日公布其片上彀络(NoC)IP产物实现立异演进，使该产物具有了瓦格化(tiling)功能和扩大的网状拓扑撑持，可加速系统级芯片(SoC)设计中人工智能(AI)和机械进修(ML)计较的开辟速度。新功能使设计团队可以或许将计较机能晋升 10 倍以上，同时知足项目进度和功耗、机能和面积(PPA)方针。 · 可扩大机能: 在FlexNoC 和 Ncore 互连 IP 产物中，网状拓扑功能撑持以瓦格化(tiling)体例扩大片上彀络，使带有人工智能的系统级芯片可以或许在不改变根基设计的环境下轻松扩大 10 倍以上，从而知足人工智能对更快速、更壮大计较能力的庞大需求。 · 下降功耗: 片上彀络瓦格(tile)可动态封闭，平都可下降 20% 的功耗，这对实现更节能、更可延续、运营本钱更低的人工智能利用相当主要。 · 设计重用: 颠末预先测试的片上彀络瓦格(tile)可反复利用，将 SoC 集成时候最多缩短 50%，从而加速了人工智能立异产物的上市时候。 加利福尼亚州 坎贝尔，2024年10月15日(GLOBE NEWSWIRE)- 致力在加快系统级芯片(SoC)建立的领先的系统IP供给商Arteris, Inc.(纳斯达克股票代码: AIP)，本日公布其片上彀络(NoC)IP产物实现立异演进，使该产物具有了瓦格化(tiling)功能和扩大的网状拓扑撑持，可加速系统级芯片(SoC)设计中人工智能(AI)和机械进修(ML)计较的开辟速度。新功能使设计团队可以或许将计较机能晋升 10 倍以上，同时知足项目进度和功耗、机能和面积(PPA)方针。 片上彀络瓦格化(tiling)是 SoC 设计的新兴趋向。这类演进式方式利用颠末验证的、稳健的片上彀络 IP 来增进扩大、缩短设计时候、加速测试速度并下降设计风险。它答应 SoC 架构师经由过程在芯片上复制软瓦格(tile)来建立模块化、可扩大的设计。每一个软瓦格(tile)代表一个自力的功能单位，从而实现更快的集成、验证和优化。 在Arteris的旗舰NoC IP产物FlexNoC和Ncore中，将瓦格化(tiling)手艺与网状拓扑相连系，对将AI计较日趋纳入年夜大都SoC中具有革命性意义。AI系统的范围和复杂性都在不竭增加，但经由过程增添软瓦格(tile)，可以在不中止全部 SoC 设计的环境下实现快速扩大。瓦格化(tiling)和网状拓扑的连系为进一步缩短辅助处置单位(XPU)子系统设计时候和全部 SoC 毗连履行时候供给了一种方式，与手动集成的非瓦格化设计比拟，可以将设计时候和履行时候削减高达 50%。 NoC 瓦格化(tiling)手艺的初次迭代将收集接口单位 (NIU) 组织成模块化、可反复的区块，提高了 SoC 设计的可扩大性、效力和靠得住性。这些SoC设计带来了愈来愈年夜、愈来愈进步前辈的AI计较，为视觉、机械进修(ML)模子、深度进修(DL)、天然说话处置(NLP)(包罗年夜型说话模子(LLM))和生成式AI(GAI)等快速增加的复杂AI工作负载供给撑持，用在进行练习和推理，包罗在边沿进行练习和推理。 “得益在Arteris高度可扩大和矫捷的基在网状收集的NoC IP，我们的SoC团队可以或许更高效地实现对更年夜AI数据量和复杂算法的撑持。与Arteris的紧密亲密合作使我们可以或许建立一个基在Arm、多模态、以软件为中间的边沿AI平台，该平台撑持从CNN到多模态GenAI和介在二者之间的所有模子，并具有可扩大的每瓦机能。”SiMa.ai硬件工程副总裁Srivi Dhruvanarayan暗示，“我们等候摆设扩大的Arteris NoC瓦格化(tiling)和网状功能，这将进一步加强我们为边沿建立高度可扩大的AI芯片平台的能力。” Arteris总裁兼首席履行官K. Charles Janac暗示：“Arteris一向在不竭立异，这类由年夜型网状拓扑撑持的革命性NoC软瓦格化(tiling)功能是SoC设计手艺的一猛进步。我们的客户已在构建领先的AI SoC，他们将进一步取得能力，以更高的效力加快开辟更年夜、更复杂的AI系统，同时连结在他们的项目时候表和 PPA 方针规模内。” 经由过程瓦格化(tiling)和扩大的网状拓扑功能，FlexNoC和Ncore NoC IP产物能供给更多AI撑持，现已向初期客户和合作火伴供给。

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